3DSOC设计和背面互连对未来高性能系统的好处
由电子设计自动化(EDA)和3D工艺技术支持的3D片上系统(3DSOC)是一种极具吸引力的异构集成方法，用于解决高性能系统中的内存墙问题。当集成晶圆之一的背面用于电力传输、信号路由或两者时，可以在系统级实现进一步的性能提升。
在本文中，DragomirMilojevic、GeertVanderPlas和EricBeyne阐明了这些有前途的方法。
在2021年IEEE国际电子器件会议(IEDM)上发表的两篇论文中强调了3D-SOC设计和特定电路中背面互连的优势。
3D-SOC设计方法的承诺
用于高级计算、数据服务器或深度学习应用程序的数据密集型高性能系统越来越受到所谓的内存墙的影响——即足够快地访问数据的挑战。拆除内存墙的一个有趣方法是3D片上系统(3DSOC)集成。遵循这种异构集成方法，系统会自动划分为独立的芯片，这些芯片在三维空间中同时设计和互连。
在2021年IEDM受邀论文“3D-SOC集成，超越2.5D小芯片”中，作者解释了这种3D-SOC概念如何超越当今流行的小芯片方法来实现多芯片异构系统集成。EricBeyne，高级研究员，研发副总裁和imec的3D系统集成项目总监：“小芯片涉及单独设计和处理的小芯片芯片。一个众所周知的例子是高带宽存储器(HBM)——动态随机存取存储器(DRAM)芯片的堆栈。该内存堆栈通过接口总线连接到处理器芯片，这将它们的使用限制在容忍延迟的应用程序中。因此，小芯片概念永远不会允许逻辑与快速、一级和中级高速缓存之间的快速访问。”
通过3D-SOC集成，可以使用直接且较短的互连来实现内存逻辑分区，从而显着提高性能。在他们受邀的论文中，作者展示了3D-SOC设计的优化实现，内存宏位于顶部芯片中，其余逻辑位于底部芯片中——与2D设计相比，工作频率提高了40%。
他们还讨论了实现全功能3DSOC的关键挑战。imec首席科学家、布鲁塞尔自由大学教授DragomirMilojevic：“在设计方面，逻辑和存储器分区都需要3D-SOC协同设计策略。这需要专用的电子设计自动化(EDA)工具，这些工具可以同时处理两种设计，在布局布线期间使用自动化工具进行系统分区和3D关键路径优化。通过与Cadence的合作，我们可以使用这些高度先进的工具。”在技术方面，晶圆到晶圆混合键合解决方案的进步将允许非常高的芯片到芯片互连密度，这是对一级和中级高速缓存进行分区所必需的。
下一步：开发晶圆背面
高性能3D-SOC系统的一种可能分区涉及将部分或全部内存宏放置在顶部裸片中，而逻辑放置在底部裸片中。在技术方面，这可以通过使用低温晶圆对晶圆键合技术将“逻辑晶圆”的有源正面键合到“存储器晶圆”的有源正面来实现。在这种配置中，两个晶圆的原始背面现在都位于3D-SOC系统的外部。
EricBeyne：“我们现在可以考虑利用这些晶片的‘自由’背面进行信号路由或直接为‘逻辑晶片’中的晶体管供电。”传统上，信号路由和电源传输发生在晶圆的正面，它们在复杂的后端互连方案中争夺空间。在这些设计中，晶圆的背面仅用作载体。在2019年，模拟Arm首次展示了在中央处理单元(CPU)设计中使用背面供电网络(BSPDN)的有益影响，该单元实施了imec开发的3nm工艺。在该设计中，互连金属位于晶圆变薄的背面通过硅通孔(TSV)连接到晶圆正面的3nm晶体管，该通孔位于埋入式电源轨上。
因此，当实现BSPDN以提供位于“逻辑存储器”3D-SOC底部的耗电核心逻辑电路时，可以预期额外的性能提升。还可以考虑替代3D-SOC分区，其中部分内存块(例如L1级缓存静态随机存取内存(SRAM))也位于底部裸片中，也由背面供电。
除了扩展3D-SOC设计的可能性之外，BSPDN还被提议用于单片单芯片逻辑和SRAM片上系统(SOC)，它们可以帮助进一步的设备和IC扩展。imec项目经理GeertVanderPlas：“将供电网络移至芯片背面已证明是一种有趣的方法，可以解决线路后端(BEOL)路由拥塞挑战并减少IR压降。主要与3D-SOC方法的不同之处在于，现在将一个伪晶圆键合到目标晶圆上，以实现背面晶圆减薄和金属化。”imec的合作伙伴之一最近宣布在其未来的节点芯片之一中实施这样的BSPDN概念。
背面互连以进一步提高SRAM宏和逻辑的性能
虽然BSPDN的好处已经在特定设计中得到证明，但使用晶圆背面进行全局信号路由可以预期获得额外收益。Imec与Cadence合作，首次评估并优化了部分从背面布线的SRAM宏和逻辑电路设计。SRAM宏不仅涉及存储器位单元阵列，还涉及与处理器设计相关的外围电路(如地址解码器、控制块等)。
对于SRAM宏和逻辑，最多三个背面金属层用于信号路由，而纳米TSV(nTSV)将背面金属化连接到正面。SRAM宏在其设计中实现了2nm纳米片晶体管。在这些宏中，只有外围电路的全局布线设计有背面金属化。对于逻辑，使用环形振荡器框架来评估背面信号路由的影响。该设计在逻辑标准单元中实现了2nm技术节点的分叉表。使用相同的2nmforksheet工艺设计套件(PDK)的64位ARMTMCPU的物理实现用于确保环形振荡器仿真结果的意义。
GeertVanderPlas：“与正面布线相比，背面布线在改善长互连信号布线的延迟和功率效率方面明显更有利。对于SRAM宏，我们展示了高达44%的性能改进和高达30%的功率效率与正面布线相比有所改进。对于逻辑单元，背面布线使速度提高了2.5倍，能效提高了60%。”R.Chen等人在2021年IEDM论文“使用2nm节点的背面互连设计和优化SRAM宏和逻辑”中描述了结果。
通过实验和建模相结合，可以评估电路的性能和功率效率。DragomirMilojevic：“实验涉及在电容和电阻方面对nTSV处理进行优化，以确保正面和背面金属之间的良好电气连接。这些参数被输入到模型中，用于执行模拟。最后，我们的团队执行了设计技术协同优化(DTCO)驱动的路由优化，显示了进一步改进的途径。我们通过减少背面金属的电容证明了额外20%的性能改进。”
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