AMD提供有关Zen33DVCache和3D堆栈未来的更多细节

显然，AMD 曾考虑在某个时候实施英特尔的 Foveros 3D 技术，但后来决定开发更好的专有 Micro Bump 3D 封装，该封装薄 1 微米，效率更高。这仅仅是个开始，因为 AMD 计划在未来改进互连间距，以支持更复杂的 3D 堆叠应用。

今年不会跳转到Zen 4，但 AMD 已经为英特尔的Alder Lake平台找到了答案。正如今年夏天早些时候在 Computex 上宣布的那样，AMD 将在 2022 年初使用3D V-Cache技术升级其 Zen 3 处理器，这应该足以与英特尔竞争，至少在 2022 年末推出下一代之前. 在 Hot Chips 年度研讨会上，AMD 最近提供了有关 3D V-Cache 工作原理的更多详细信息，并对其未来的 3D 堆栈应用进行了预览。

AMD 正在为 V-Cache 硅通孔 (TSV) 实施 9 微米 Micro Bump 3D 小芯片封装。虽然仅比英特尔的Foveros 3D薄 1 微米AMD 的 Micro Bumps 将用于生产 Alder Lake 处理器的堆叠，据说可提供 3 倍以上的互连能效、15 倍的互连密度和电容/电感。目前用作垂直晶圆间或芯片间连接的 TSV 技术不会提供太多的键合，但在未来，TSV 间距将变得越来越精细，允许更复杂的 3D 堆叠设计。例如，V-Cache 允许通过直接铜对铜键合进行完整的硅对硅通信(CPU 上的 DRAM / CPU 上的 CPU)。这使得在现有数量的基础上增加了 64 MB 的 L3 缓存，这应该可以在游戏中提供 15% 的性能提升，在内容创建应用程序中提供 19% 的性能提升。

更精细的 TSV 间距将允许复杂的 3D 堆叠技术，包括 IP 上的 IP(内核上的内核/非内核上的内核)、宏上的宏(SoC上的 SoC)，以及最终甚至 IP 折叠/拆分和电路切片。电力需求也将减少 3 倍以上。我们可能会看到 IP on IP 技术的第一个应用，其中RDNA2 GPU 内核堆叠在 Zen 4 内核之上。

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